DOI: 10.11817/j.issn.1672-7207.2017.04.019

一种可配置数字滤波器设计及其ASIC实现

赵毅强，李旭，赵公元，孙晨

(天津大学 电子信息工程学院，天津，300072)

摘要：针对一种行业专网用带宽可变频点可变无线射频芯片的需求，设计一种可配置数字滤波器系统结构。该结构通过CIC滤波器组减少系统中FIR滤波器的阶数和系数，并采用补偿滤波器和增益校正模块减小信号失真；带宽通道配置模块选取CIC滤波器组的抽取因子、FIR滤波器系数等参数，实现带宽可变、频点可变的功能。采用Global Foundry 0.18 μm工艺进行ASIC设计，通过系统优化减少数字滤波器内部数据位宽，并采用CSD编码系数等面积优化方法，使版图面积减少30%。研究结果表明：所设计数字滤波器实现了5 kHz~2 MHz等带宽信号的选取，其通带波纹小于0.015 dB，阻带衰减大于55 dB，过渡带宽不大于通带宽度。

关键词：数字滤波器；可配置；CIC滤波器；FIR滤波器

中图分类号：TN713.7             文献标志码：A         文章编号：1672-7207(2017)04-0990-06

Design of configurable digital filter and its ASIC implementation

ZHAO Yiqiang, LI Xu, ZHAO Gongyuan, SUN Chen

(School of Electronic Information Engineering, Tianjin University, Tianjin 300072, China)

Abstract: A configurable digital filter structure was designed based on the request of variable bandwidth and frequency RF Chip for application of industry network. By using CIC filter group, the order and coefficient of FIR filter were reduced, and the signal distortion was also reduced due to the compensation filter and gain correction module. CIC filter decimation factor, FIR filter coefficients and other parameters were selected by bandwidth channel configuration module to achieve the function of variable bandwidth and frequency. The chip was implemented in Global Foundry 0.18 μm process. The internal data bits of the digital filter were reduced by data width matching module. And the layout area of the digital filter was reduced by 30% using CSD coding multiplication method, etc. The results show that the digital filter achieves bandwidths of 5 kHz-2 MHz, passband ripple is less than 0.015 dB, stopband attenuation is greater than 55 dB, and transition bandwidth does not surpass the pass bandwidth.

Key words: digital filter; configurable; CIC filter; FIR filter

随着集成电路技术、数字信号处理技术的不断发展，ADC采样精度的提高，数字滤波器在行业专网中的应用越来越广泛。相对于模拟滤波器，数字滤波器在精度、信噪比、可靠性、灵活性等方面均有优势^[1]。尤其是有限冲激响应(finite impulse response, FIR)滤波器，因为不存在系统极点，具有严格的线性相位特性、设计灵活等突出优点而在工程中得到广泛应用^[2]。对于可配置数字滤波器，可以通过配置滤波器参数实现不同频点和带宽的选取，能够满足不同行业专网的需求。若采用传统的数字滤波器结构进行ASIC设计，难以实现可配置数字滤波器的性能，其设计中遇到的问题主要体现在以下3个方面：1) 只采用FIR滤波器，所需滤波器的阶数较高，难以实现多通道可配置带通滤波器^[3]；2) 多通道可配置数字滤波器的面积比单一通道数字滤波器要大得多，芯片成本较高，面积优化为设计中的重点和难点^[4-6]；3) 当通带数目较多时，滤波器需要配置的系数组数较多，系数存储量以及配置信息都较大，不利于系统控制^[7]。针对一种行业专网用带宽可变频点可变无线射频芯片工作带宽在5 kHz~2 MHz的需求，设计了一种可配置数字滤波器系统结构，通过带宽通道配置模块选取CIC滤波器组的抽取因子、FIR滤波器系数等参数，实现了5 kHz~2 MHz等带宽信号的选取，其主要特点为：1) 采用CIC(cascade integrator comb)滤波器组减少了系统中FIR滤波器的阶数和系数，减小了电路面积，并通过补偿滤波器和增益校正模块减小了信号失真；2) 可根据不同系统的需求，通过对CIC滤波器抽取因子、归一化角频率等参数的设计，实现系统中FIR滤波器的复用，减少系数存储数量，优化了参数配置过程；3) 操作过程相对简单，只需带宽通道配置模块根据选带信号，从EEPROM(electrically erasable programmable read-only memory)中读取配置信息，即可选择滤波器的带宽和中心频点。

1  可配置数字滤波器设计指标及系统结构

针对一种行业专网用带宽可变频点可变无线射频芯片的需求，可配置数字滤波器读取射频芯片系统中前级ADC量化后的数字信号，根据SPI(serial peripheral interface)接口提供的选带信号，读取EEPROM中的配置信息，实现带宽可变、中心频点可调的功能。对可配置数字滤波器的设计指标要求为：采样率20 MHz，输入输出数据的位宽均为12 bit，通带波纹小于0.015 dB，阻带衰减大于55 dB，过渡带宽度不大于通带宽度，能够实现5 kHz~2 MHz等带宽信号的选取。根据以上指标，设计可配置数字滤波器的系统结构如图1所示。

可配置数字滤波器由CIC滤波器组、可配置FIR滤波器、带宽通道配置、时钟分频等模块组成，其中核心模块为CIC滤波器组和可配置FIR滤波器。CIC滤波器组由CIC滤波器、补偿滤波器、增益校正模块组成，通过对CIC滤波器中抽取因子和归一化角频率的设计，减少了可配置FIR滤波器的阶数和系数；补偿滤波器和增益校正模块保证了信号在通带内平坦，降低了通带波纹，实现了输入输出数据位宽的匹配。带宽通道配置模块读取EEPROM存储的滤波器系数产生配置信息，在CIC滤波器组中配置CIC滤波器、补偿滤波器、增益校正模块的参数，并将可配置FIR滤波器的系数存入相应的系数存储器。可配置FIR滤波器在接收带宽通道配置模块输出的系数信息之后，完成带通滤波，实现对通道信号的选取。时钟分频模块将主时钟分频后的时钟提供给CIC滤波器组以及可配置FIR滤波器。

图1  可配置数字滤波器系统结构

Fig. 1  System architecture of digital filter

2  可配置数字滤波器核心模块设计

2.1  CIC滤波器设计

对带宽为200 kHz~2 MHz的信号，在原始采样率为20 MHz的情况下进行选取，所需滤波器设计难度较小。对于带宽为5~200 kHz的信号，由于原始采样率(20 MHz)与信号带宽比值较大，直接采用FIR滤波器进行带通滤波，所需阶数较大。以5 kHz带宽为例，若直接采用FIR滤波器进行带通滤波，经初步计算约需10 120阶。因此，本设计采用CIC滤波器组对输入数据降采样^[8]，将FIR滤波器阶数减小至160阶；对不同目标带宽，设计相同的带宽比例因子，并按照归一化角频率设计FIR滤波器，实现了系统中FIR滤波器的复用，减少了电路面积；通过设计补偿滤波器使CIC滤波器通带平坦化；最后通过增益校正模块，使输入输出数据位宽相等。

对于CIC滤波器，其系统函数为H(z)，由CIC滤波器的级数N_c、抽取因子D、延时因子M等参数决定，如下式所示^[9]。

           (1)

延迟因子M一般为1或者2，对CIC滤波器的影响不大，此处选择延迟因子M=1。对于CIC滤波器的级数N_c、抽取因子D的选取，需要综合考虑通带归一化角频率w₁、阻带归一化角频率w₂、带宽比例因子b、通带衰减α_p、阻带衰减α_s等参数，如式(2)~ (6)所示。

                   (2)

                 (3)

                  (4)

   (5)

 (6)

其中：B为通道带宽；f_s为原始采样率。

综合式(2)~(6)可以得出：减小带宽比例因子b，增加CIC滤波器级数N_c，会增大阻带衰减；但同时增加了通带衰减。而且CIC滤波器的级数N_c的增加，会相应增加数字滤波器系统中可配置FIR级数，从而增加了电路的面积，不利于ASIC实现^[10]。综合考虑通带衰减、阻带衰减、电路面积，最后确定N_c为5，b为1/50。根据不同的目标带宽，选取合适的抽取因子D，使带宽比例因子相同；同时按照通带归一化角频率设计FIR滤波器，可以使不同目标带宽对应的FIR滤波器的频率响应相同，实现了系统中FIR滤波器的复用，减少了电路面积。

由于CIC滤波器通带内信号的衰减随着级数的增加而增大，因此，多级级联时，为了获得良好的通带平坦特性，设计了补偿滤波器对CIC滤波器幅频特性进行补偿。补偿滤波器的频率为CIC滤波器降采样后的输出频率，截止频率f为信号的最大带宽，根据CIC滤波器的系统函数，可以得出补偿滤波器的系统函数H_i(f)^[11]：

  (7)

CIC补偿滤波器可以采用配置系数的办法实现，只用1个原型FIR滤波器通过配置系数完成所需功能，电路面积较小。

同时，CIC滤波器的中间运算会导致输出数据位宽的增长，给数据带来增益，如式(8)和(9)所示。

          (8)

               (9)

其中：B_in为输入数据位宽；B_out为输出数据位宽；G为输出数据增益。在增益模块的设计中，可以根据不同的抽取因子D，乘以增益G的倒数实现增益校正。

2.2  可配置FIR滤波器设计

数字滤波器的输入数据经CIC滤波器组降采样后，通过可配置FIR滤波器实现带通滤波。N阶FIR滤波器的y(n)可表示为输出输入序列x(n)与单位取样响应h(n)的线性卷积^[12-13]：

      (10)

FIR滤波器可以根据式(10)直接实现，即用寄存器、加法器以及N个乘法器完成FIR滤波器^[14]。本设计中，滤波器的阶数N为160，采用具有对称冲激响应的线性相位滤波器进行ASIC实现，仅需N/2个乘法器^[15-16]，大幅度减少了电路面积，具体结构如图2所示。

图2  线性相位FIR滤波器结构

Fig. 2  Structure of linear phase FIR filter

由于在CIC滤波器的设计时，不同目标带宽的带宽比例因子相同，采用通带归一化角频率设计FIR滤波器，可以使不同目标带宽对应的FIR滤波器的频率响应相同，实现了系统中FIR滤波器的复用。因此，设计了1个原型滤波器，并根据FIR滤波器的阶数，通过等波纹法确定系数。以带宽为100 kHz、过渡带宽100 kHz、通道为300~400 kHz的FIR滤波器为例，设计结果如图3所示。FIR滤波器阻带衰减大于55 dB；将通带局部放大，通带波纹小于0.015 dB。

图3  通道为300~400 kHz带通FIR滤波器幅频响应

Fig. 3  Frequency response of FIR band-pass filter for 300-400 kHz passband

3  ASIC实现与面积优化

3.1  面积优化方法

对于数字滤波器采用ASIC实现，其版图面积主要来源于乘法器。因此，减小乘法器的面积是ASIC实现中面积优化的重要工作，主要体现在2个方面：一是通过系统设计优化，减小FIR滤波器的输入数据位宽，从而减小了FIR滤波器中乘法器的面积；二是采用CSD编码系数，减小系数乘法器的面积。

由于数字滤波器系统内部存在数据位宽增长，通常情况需要在输出级将增长的数据位宽进行截位，以保证输入输出数据位宽匹配。在本设计中，可配置FIR滤波器通带内没有产生数据位宽增长，所有的数据位宽增长均在CIC滤波器组中产生。因此，在系统设计中，将数据位宽匹配的功能放在增益校正模块，位于CIC滤波器之后、可配置FIR滤波器之前，有效地减小了可配置FIR滤波器的位宽，进而减小了电路面积。

在增益校正模块的设计中，采用先对数据进行裁剪，然后进行乘法操作的方式，进一步减小电路面积。若增益G的表达式(9)中DM的乘积是2的幂指数的形式，即，则直接裁剪掉输出数据的低KN_c位，保留与输入数据相同位宽的高位部分。若DM的乘积不是2的幂指数的形式，则将增益表达式改成：

        (11)

式(11)中Y是2的幂指数，且Y＜DM，这部分乘积的增益校正可以直接截位完成，另一部分乘积则通过乘以其倒数实现增益校正。这种实现方法可以减少乘法器的位宽，进而减小电路面积。

同时，由于可配置数字滤波器需要存储一定量的配置系数，对于系数乘法器，其面积与系数中非0元素数量成正比。因此，通过改变编码方式减少非0元素数量，可以减小系数乘法器的面积。本设计采用CSD(canonical signed digit)编码系数^[17-18]，其编码方式如下。

1) 从最低有效位开始，用代替所有大于2的1序列(表示负1)；

2) 从最低有效位开始，用代替1011；

3) 从最高有效位开始，用011代替。

从上述CSD码的编码方式可以得知：任何相邻的两位中，必包含1个0，故编码中非0元素的数量最多不会超过总位数的1/2。所以，CSD编码有效减少了非0元素数量，进而减少了乘法器的面积。

采用Global Foundry 0.18 μm工艺对可配置数字滤波器进行ASIC设计，不采用任何面积优化方式的电路版图面积为5.76 mm²，通过在系统设计对位宽进行优化并采用CSD编码系数对面积进行优化后，电路版图面积为4.03 mm²，版图面积减少了30%，芯片版图如图4所示。

图4  数字滤波版图

Fig. 4  Layout of digital filter

3.2  ASIC实现后仿真结果

取频率范围在0~4 MHz的信号作为可配置数字滤波器的输入信号，根据一种行业专网用带宽可变频点可变无线射频芯片的需求，配置数字滤波器的参数，提取数字滤波器滤波后的输出数据，进行傅里叶变换，观察不同带宽与频点下的幅频响应。以带宽5 kHz通道0~5 kHz、带宽10 kHz通道10~20 kHz、带宽100 kHz通道0~100 kHz、带宽200 kHz通道200~400 kHz、带宽1 MHz通道0~1 MHz、带宽2 MHz通道0~2 MHz6个带宽为例，数据信号在数字滤波器通道内有少量波动，通带波纹小于0.015 dB。其幅频响应如图5所示，数字滤波器阻带衰减大于55 dB，过度带宽不大于通带宽度。

图5  5 kHz~2 MHz带宽下数字滤波器的幅频响应

Fig. 5  Frequency response of digital filter for 5 kHz-2 MHz bandwidth

4  结论

1) 针对一种行业专网用带宽可变频点可变无线射频芯片的需求，提出了一种可配置的数字滤波器ASIC结构。相比于传统数字滤波器结构，本结构通过CIC滤波器组减少了可配置FIR滤波器的阶数和系数；通过补偿滤波器使CIC滤波器通带平坦化，减小了信号失真；通过增益校正模块使滤波器输入输出数据位宽匹配。为减小数字滤波器面积，便于ASIC实现，本设计对数字滤波器系统结构进行了优化，通过内部位宽优化的方法减少了滤波器内部节点位宽，通过输出数据先截位再增益校正的方法减少了电路面积，并采用CSD编码的方法优化了系数乘法器面积，最终使优化后的滤波器版图面积减小了30%。

2) 经过ASIC实现后，根据版图信息进行仿真，结果表明所设计数字滤波器实现了5 kHz~2 MHz等带宽信号的选取，其通带波纹小于0.015 dB，阻带衰减大于55 dB，过渡带宽不大于通带宽度。本结构满足了一种面向行业专网的带宽可变频点可变无线射频芯片的设计指标，并且可以通过配置CIC滤波器抽取因子、FIR滤波器系数等参数，应用在其他频段范围的行业专网中。

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(编辑  杨幼平)

收稿日期：2016-04-02；修回日期：2016-06-19

基金项目(Foundation item)：国家科技重大专项(2012ZX03004008)；国家自然科学基金资助项目(51078270)(Project(2012ZX03004008) supported by the National Science and Technology Major Program of China; Project(51078270) supported by the National Natural Science Foundation of China)

通信作者：赵毅强，博士，教授，从事混合信号集成电路设计、集成电路系统研究；E-mail：yq_zhao@tju.edu.cn