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源漏硅化物扩散层分离技术对SOINMOS抗ESD的影响 曾传滨1,韩郑生1,宋文斌1,许高博1 (1.中国科学院微电子研究所,北京,100029) 摘要:采用金属硅化物扩散层分隔技术制备了源漏区具有不同硅化物挡板尺寸的环型栅PD SOIMOSFETs,通过CLP实验数据分析器件的硅化物隔离档板的尺寸对SOI NMOSTET抗ESD能力以及对多指栅ggnMOS管子导通均匀性的影响.结果显示,采用了硅化物隔离挡板的管子二次击穿电压明显提高;随着挡板尺寸增加,多指栅的导通均匀性得到明显改善. 关键词:绝缘体上硅SOI; ESD; 源漏硅化物; 二次击穿; 导通电阻; 栅接地NMOS器件; [全文内容正在添加中] ......
MESFET的源漏电压和旁栅间距对旁栅阈值电压的影响 赵福川1,夏冠群1,詹琰1,朱朝嵩1,李传海1 (1.中国科学院上海冶金研究所,上海200050) 摘要:研究了MESFET的源漏电压对旁栅阈值电压的影响和旁栅间距与旁栅阈值电压的关系.结果表明源漏电压的大小对旁栅阈值电压有一定的影响,旁栅阈值电压的大小与旁栅间距大致成正比. 关键词:砷化镓; MESFET; 旁栅效应; 旁栅阈值电压; [全文内容正在添加中] ......
ITO作为源漏电极的有机场效应晶体管 张福甲1,欧谷平1,陈金伙1 (1.兰州大学物理科学与技术学院,微电子学研究所,兰州,730000) 摘要:报道了一种OFET,它采用ITO作为源漏电极,聚酰亚胺为绝缘层,CuPc为半导体层.实验结果表明,该器件具有明显的场效应性质,性能较好,载流子迁移率和开关比分别达2.3×10-3 cm2/V.s,800,表明ITO是一种合适的,有前途的p型OFET源漏极材料.为此,本文对由电极材料和半导体材料间形成的接触电阻对OFET性能影响进行了分析. 关键词:有机场效应晶体管; ITO; 聚酰亚胺; [全文内容正在添加中] ......
具有加长LDD结构的高压CMOS器件 杜寰1,韩郑生1,王晓慧1 (1.中国科学院微电子研究所,北京,100029) 摘要:基于中国科学院微电子研究所的0.8μm标准N阱CMOS工艺以及ISETCAD软件,模拟了具有加长LDD结构的高压CMOS器件.器件的击穿电压可以达到30V以上.加长的LDD结构是通过非自对准的源漏注入实现的.LDD区域的长度和该区域的掺杂浓度对器件击穿影响很大.对于不同的工作电压(10-20 V),实验给出了相应的LDD区域长度和该区域的注入剂量.只需要在标准工艺的基础上增加三层掩模版和相应的工艺步骤就能实现低高压工艺的兼容.而且对称结构和非对称结构(具有更大的驱动电流)器件都能实现.与LDMOS或DDDMOS工艺相比,节省了成本,而且所设计的高压器件尺寸较小,有利于集成. 关键词:高压CMOS器件; 加长LDD结构; 击穿电压; high voltage......
有机半导体场效应管中电荷输运的准二维限制效应 刘小良,许红波,易士娟,李燕峰 (中南大学 物理与电子学院,先进材料超微结构与超快过程研究所,湖南 长沙,410083) 摘要:从Vissenberg-Matters模型出发,研究不同有机层厚度下有机半导体场效应管中载流子的输运特性.在满足一定的温度和栅极电压条件下,得出三维情况下有机半导体场效应管源漏电流随有机层厚度和栅极电压的变化关系.对基于聚噻吩乙炔(PTV)的场效应管进行数值模拟.研究结果表明:随有机层厚度的增加,源漏电流呈现饱和现象,其电荷输运主要发生在电荷积累层的几个分子层厚度内.对于可视为准二维结构的单层有机半导体场效应管,从不同于三维情况下的载流子浓度分布函数出发,得出二维情况下,源漏电流随栅极电压的关系表达式.尽管二维,三维情况下,源漏电流随栅极电压的变化规律形式上一致,但其源漏电流随栅极电压变化的幂律指数存在一定的区别,二......
耗,为CMOS电路中上拉器件和下拉器件在短时间内导通的消耗,它通常占总动态功耗的10%左右.电路在切换时,产生动态功耗和短路电流功耗.电路的固有属性决定了短路电流功耗在动态功耗中所占的比例,该比例是与比例的强函数. 式(1)中右边第3项为静态功耗,为电路中晶体管上的漏流所消耗.漏流取决于晶体管的宽度和器件的局部状态.存在2种漏流:亚阈漏流和栅漏流.亚阈漏流是关断状态下的晶体管存在从源到漏极的小电流...XML的接口实时返回运行功耗结果给性能模拟器,使得性能模拟器可以获得功耗甚至温度,并且该模拟器提供体系结构和工艺级的完整层次化模型.XML接口还可以包含电路实现风格以及工艺参数. (1) 式(1)中右边第1项为动态功耗,表征消耗在电路切换状态时对负载电容充电和放电,其中C为总的负载电容,Vdd为电源电压,ΔV为电源切换时的摆幅,fclk为时钟频率;Ishortcircuit为短路电流,Ileakage......
,测试以及系统可靠性,还在很大程度上决定着FPGA未来的发展方向.从功耗来源角度看,FPGA芯片的功耗可以分为动态功耗和静态功耗, 在CMOS工艺到达90 nm之前,FPGA的功耗主要由动态功耗构成,约占总功耗的62%以上[3].近年来,随着集成电路工艺特征尺寸的减小,晶体管的栅氧化层厚度和阈值电压也必须相应的缩小,导致漏电流功耗的指数性增长.当芯片制造工艺到达45 nm时,FPGA的静态功耗已超过动态功耗成为芯片总功耗的决定因素.在FPGA几种主要资源中,多路选择器消耗的静态功耗所占的比例较大,约占FPGA总静态功耗的34%[4],因此,降低FPGA布线资源中多路选择器的泄漏功耗对有效降低FPGA整体静态功耗有着重要的现实意义. 针对FPGA静态功耗问题,国内外已有一些相关的研究,典型的静态功耗优化技术有电源门控技术[5],双电压技术[6],反向衬底偏置技术[7]等.电源门控技术通过关断电......
产中.如Purdue大学在n型4H-SiC外延层上注入硼形成p-阱,注入氮形成n+源和漏区,制成SiC横向金属-氧化物-半导体场效应管(MOSFET),其阈值电压为6V,漏-源阻断电压为2.6 kV,相当于以前任何SiC功率开关器件的2倍.Northrop Grumman公司也制成了4H-SiC MOSFET,带隙为2.85 eV,漏电流很小,可在400 ℃高温下工作[6].2004年,WU等[7......